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知識問題|

發問者：	微妙 ( 初學者 5 級)
發問時間：	2015-01-21 23:44:39 ( 還有 22 小時發問到期 )
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板子會有4M要輸出變成38K修改下面的內容
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ch18 is
port
(
ck,reset:in std_logic;
s:in std_logic_vector(1 downto 0);
qo:out std_logic;
qqo,qqqo,qqq1o:buffer std_logic;
qqqq:buffer std_logic_vector(3 downto 0)
);
end ch18;
architecture a of ch18 is
signal q,qq:std_logic_vector (3 downto 0);
signal qqq:std_logic_vector (1 downto 0);
signal qqq1:std_logic;
begin
qoqqqoqqq1odesign1:process (ck)
begin
if reset='0' then
q'0');
elsif rising_edge (ck) then
qend if;
end process;
design2:process (ck)
begin
if reset='0' then
qqelsif rising_edge (ck) then
if qq=0 then
qqoqqelse
qqend if;
end if;
end process;
design3:process (ck)
begin
if reset='0' then
qqqelsif rising_edge (ck) then
if qqq="10" then
qqqelse
qqqend if;
end if;
end process;
design4:process (ck)
begin
if reset='0' then
qqqqelsif rising_edge (qqqo) then
qqqqend if;
end process;
end a;